Altera et ses FPGA Stratix V GX sont conforment au standard PCIe Gen3 et référencé sur la liste des intégrateurs PCI-SIG

Le Reference Design pour les accès direct mémoire (DMA) d’Altera a également été dévoilé aujourd’hui, conçu pour les clients Stratix V ayant besoin de concevoir rapidement et sans difficulté des solutions PCIe Gen 3. Les FPGA Stratix V GX présentent une pile de protocole en dur pour les applications PCIe Gen 3, nécessitant des bandes passantes élevées, un niveau d’intégration système et flexibilité les plus élevés, à coût amoindri et avec une consommation d’énergie totale réduite.

L’inclusion des FPGA Stratix V sur la toute première liste des intégrateurs PCIe Gen 3 est une étape significative pour nos composants hautes performances, explique Patrick Dorsey, directeur du marketing produit chez Altera. Les clients ayant besoin des performances des Stratix V et PCIe Gen 3 peuvent maintenant concevoir leur systèmes avec l’assurance que les deux fonctionneront correctement ensemble. De plus, notre nouveau reference design DMA rend le développement matériel du PCIe Gen 3 8x rapide et facile.

Le reference design DMA d’Altera met en avant les capacités des conceptions à base de Stratix V qui requièrent le PCIe Gen 3 8x. En démontrant une bande passante au maximum théorique, le reference design montre que la solution Gen 3 d’Altera peut conserver la quasi intégralité de la bande passante disponible dans les systèmes Gen 3, ou au débit de données Gen 3. Egalement, en démontrant des lectures/écritures simultanées à la hausse de 11Go/s, le reference design montre de combien de bande passante les clients peuvent tirer parti dans une mise en œuvre du monde réel. Les caractéristiques du reference design DMA comprennent :
• Un driver Linux opérationnel avec le design d’exemple
• Débit de crête (142 cycles de 256-bit à 250MHz)
• 7,1 Go/s : charge utile (Tx) en écritures mémoire (256 octets) consécutives
• 7,0 Go/s : débit (Rx) en lectures complètes consécutives
• Lecture/écriture en simultané : 11,4 Go/sec

Les FPGA Stratix V GX d’Altera pour le PCIe Gen 3
Les FPGA Stratix V présentent jusqu’à 4 blocs d’IP PCIe Gen 3 8x en dur. Les blocs d’IP prennent en charge les configurations de ligne 1x, 2x, 4x et 8x, et fournissent des taux de transferts aussi élevés que 8 Gbit/s par ligne, acceptant un débit deux fois supérieur en employant les lignes 8x Gen 3 comparé à la précédente version 8x Gen 2. Mettre en dur les blocs d’IP PCIe dans les FPGA stratix V permet d’économiser jusqu’à 100000 éléments logiques lorsque comparé aux implémentations programmées alternatives. Les blocs d’IP PCIe Gen 3 embarquent la pile de protocole PCIe dans le FPGA et intègrent les modules du transmetteur, couche physique, couche liaison de données et couche de transaction. Les IP PCIe Gen 3 des FPGA Stratix V visent les spécifications de base PCIe

Rev. 3.0, 2.x, et 1.x.
Altera offre un spectre complet de solutions conformes PCI-SIG à travers l’ensemble de son portfolio produit, qui sont optimisées pour répondre aux exigences applicatives clés. Ces solutions incluent cœurs d’IP PCIe configurables et cartes de développement pour des fonctionnalités de type endpoint, pont, switch et port racine.

Disponibilité
Les FPGA Stratix V GX d’Altera sont actuellement en acheminement en production. Le reference design DMA est disponible au téléchargement dans la version 13.0 du logiciel Quartus® II . Pour tous renseignements supplémentaires ou informations sur les commandes, veuillez contacter votre représentant commercial ou distributeur agréé local Altera.